First commit, basic dumper
commit
ec6c4a0f90
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@ -0,0 +1,36 @@
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# PlanAhead Generated physical constraints
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NET "address[10]" LOC = D5;
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NET "address[9]" LOC = D6;
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NET "address[8]" LOC = E7;
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NET "address[7]" LOC = D7;
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NET "address[6]" LOC = D8;
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NET "address[5]" LOC = D10;
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NET "address[4]" LOC = B4;
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NET "address[3]" LOC = B5;
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NET "address[2]" LOC = B6;
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NET "address[1]" LOC = A7;
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NET "address[0]" LOC = A8;
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NET "data[7]" LOC = C5;
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NET "data[6]" LOC = C6;
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||||
NET "data[5]" LOC = C7;
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||||
NET "data[4]" LOC = C8;
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||||
NET "data[3]" LOC = C9;
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NET "data[2]" LOC = A3;
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NET "data[1]" LOC = A4;
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NET "data[0]" LOC = A5;
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NET "busy" LOC = B7;
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NET "rowcol" LOC = B8;
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NET "sys_clock" LOC = T9;
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NET "leds[0]" LOC = K12;
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NET "leds[1]" LOC = P14;
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NET "leds[2]" LOC = L12;
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NET "leds[3]" LOC = N14;
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NET "leds[4]" LOC = P13;
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NET "leds[5]" LOC = N12;
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NET "leds[6]" LOC = P12;
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NET "leds[7]" LOC = P11;
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NET "reset" LOC = L14;
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NET "uart_signal_tx" LOC = B14;
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NET "uart_signal_rx" LOC = A13;
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@ -0,0 +1,124 @@
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// Copyright (c) 2014 Sergiusz 'q3k' Bazański <sergiusz@baznaski.pl>
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// Released under the 2-clause BSD license - see the COPYING file
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`timescale 1ns / 1ps
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`include "uart.v"
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module aamux_controller(
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// To the BIOS chip
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input [7:0] data,
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output reg [10:0] address,
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output reg rowcol,
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input busy,
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// Debug LEDs
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output [7:0] leds,
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// Main system clock (50MHz)
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input sys_clock,
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// Reset button
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input reset,
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// UART TX&RX
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output uart_signal_tx,
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input uart_signal_rx
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);
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/// Clocks
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// Main clock (sys_clock/16)
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reg [3:0] clock_counter;
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wire clock = clock_counter[3];
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// UART clock (toggle every 217 sys_clocks)
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reg [7:0] uart_clock_counter;
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reg uart_clock;
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/// UART
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reg uart_latch;
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wire uart_transmitted;
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uart_controller uart(
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.tx_data_in (data),
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||||
.tx_data_latch (uart_latch),
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||||
.tx_clock (uart_clock),
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||||
.reset (reset),
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||||
.tx_transmitted (uart_transmitted),
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||||
.tx_signal (uart_signal));
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||||
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/// State machine
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reg [2:0] state;
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`define ASSERT_ROW 0
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`define ROW_LATCH 1
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`define ASSERT_COL 2
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||||
`define COL_LATCH 3
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`define WAITING 4
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`define OUTPUT 5
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||||
`define OUTPUT_WAIT 6
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reg [21:0] read_address;
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assign leds = read_address[21:14];
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/// sys_clock division into clock and uart_clock
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always @(posedge sys_clock) begin
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||||
clock_counter <= clock_counter + 1;
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||||
if (uart_clock_counter >= 217) begin
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||||
uart_clock_counter <= 0;
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||||
uart_clock <= !uart_clock;
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||||
end else begin
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||||
uart_clock_counter <= uart_clock_counter + 1;
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||||
end
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||||
end
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/// Main state machine code
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always @(posedge clock) begin
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if (reset) begin
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||||
state <= `ASSERT_ROW;
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||||
read_address <= 0;
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||||
rowcol <= 1;
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||||
uart_latch <= 0;
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||||
end else begin
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||||
case (state)
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||||
`ASSERT_ROW: begin
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||||
address <= read_address[10:0];
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||||
state <= `ROW_LATCH;
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||||
rowcol <= 1;
|
||||
end
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||||
`ROW_LATCH: begin
|
||||
rowcol <= 0;
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||||
state <= `ASSERT_COL;
|
||||
end
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||||
`ASSERT_COL: begin
|
||||
address <= read_address[21:11];
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||||
state <= `COL_LATCH;
|
||||
end
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||||
`COL_LATCH: begin
|
||||
rowcol <= 1;
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||||
state <= `WAITING;
|
||||
end
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||||
`WAITING: begin
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||||
if (busy)
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||||
state <= `OUTPUT;
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||||
end
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||||
// Wait for UART to be ready to latch data
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||||
`OUTPUT: begin
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||||
if (uart_transmitted) begin
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||||
uart_latch <= 1;
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||||
state <= `OUTPUT_WAIT;
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||||
end
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||||
end
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||||
// Wait for UART to latch our data and begin sending out
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||||
`OUTPUT_WAIT: begin
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||||
if (!uart_transmitted) begin
|
||||
uart_latch <= 0;
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||||
state <= `ASSERT_ROW;
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||||
read_address <= read_address + 1;
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||||
end
|
||||
end
|
||||
endcase
|
||||
end
|
||||
end
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||||
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||||
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||||
endmodule
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@ -0,0 +1,104 @@
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|||
// Copyright (c) 2014 Sergiusz 'q3k' Bazański <sergiusz@baznaski.pl>
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||||
// Released under the 2-clause BSD license - see the COPYING file
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`timescale 1ns / 1ps
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/// This is not the prettiest UART you've seen...
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module uart_controller(
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// Data input
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input [7:0] tx_data_in,
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// Data input latch
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input tx_data_latch,
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||||
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// baud rate clock
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input tx_clock,
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||||
// reset line
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input reset,
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// goes 1 when the UART finished transmitting
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output reg tx_transmitted,
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||||
// the actual UART transmitter output
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||||
output reg tx_signal
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||||
);
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// Internal TX data (latched from tx_data_in)
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reg [7:0] tx_data;
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reg [3:0] state;
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`define IDLE 0
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`define START 1
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`define BIT0 2
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`define BIT1 3
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`define BIT2 4
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`define BIT3 5
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`define BIT4 6
|
||||
`define BIT5 7
|
||||
`define BIT6 8
|
||||
`define BIT7 9
|
||||
`define STOP 10
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||||
always @(posedge tx_clock)
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||||
begin
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||||
if (reset) begin
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||||
state <= `IDLE;
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tx_signal <= 1;
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||||
tx_data <= 0;
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||||
tx_transmitted <= 1;
|
||||
end else begin
|
||||
case (state)
|
||||
`IDLE: begin
|
||||
if (tx_data_latch)
|
||||
begin
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||||
tx_data <= tx_data_in;
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||||
state <= `START;
|
||||
tx_transmitted <= 0;
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||||
end
|
||||
end
|
||||
`START: begin
|
||||
tx_signal <= 0;
|
||||
state <= `BIT0;
|
||||
end
|
||||
`BIT0: begin
|
||||
tx_signal <= tx_data[0];
|
||||
state <= `BIT1;
|
||||
end
|
||||
`BIT1: begin
|
||||
tx_signal <= tx_data[1];
|
||||
state <= `BIT2;
|
||||
end
|
||||
`BIT2: begin
|
||||
tx_signal <= tx_data[2];
|
||||
state <= `BIT3;
|
||||
end
|
||||
`BIT3: begin
|
||||
tx_signal <= tx_data[3];
|
||||
state <= `BIT4;
|
||||
end
|
||||
`BIT4: begin
|
||||
tx_signal <= tx_data[4];
|
||||
state <= `BIT5;
|
||||
end
|
||||
`BIT5: begin
|
||||
tx_signal <= tx_data[5];
|
||||
state <= `BIT6;
|
||||
end
|
||||
`BIT6: begin
|
||||
tx_signal <= tx_data[6];
|
||||
state <= `BIT7;
|
||||
end
|
||||
`BIT7: begin
|
||||
tx_signal <= tx_data[7];
|
||||
state <= `STOP;
|
||||
end
|
||||
`STOP: begin
|
||||
tx_signal <= 1;
|
||||
state <= `IDLE;
|
||||
tx_transmitted <= 1;
|
||||
end
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||||
endcase
|
||||
end
|
||||
end
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||||
|
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endmodule
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